我会马上说我的问题很可能是这个问题的重复。但我不会问我是否理解了一切。
我感兴趣的第一件事是处理器一次可以读取多少数据？据我了解，处理器读取的数据大小等于其机器字的大小，例如 32 位。也就是说，即使处理器只需要读取 8 位信息，它仍然会读取 32 位，但它只会使用它需要的 8 位。我理解正确吗？
但是出现了另一个问题，许多人说处理器在处理位于不是其机器字大小倍数的地址的数据时效果很差。也就是说，假设一个机器字的大小为 4 个字节，那么为什么处理器不能读取位于该地址的数据0x5呢？我查看了很多与我的问题相关的网站和文章，但很多人只是说这不可能，但他们没有说出原因。
我听到的唯一一件事是 SSE 指令，它们不适用于此类地址。处理器的这种行为还有其他原因吗？
免责声明： 我仍然建议您用英语提问，因为据我所知，我们没有精通该主题的人。我将给出答案，但不要求完整性和绝对正确性，因为我对所考虑的问题仍有一些了解。
中央处理器
首先，您需要了解没有普遍禁止不对齐的阅读。完全有可能构建一个能够读取地址 17 的 3 位的 CPU。问题是我们需要 CPU 速度快，而在当前现实中，未对齐的访问会导致性能下降。
这是为什么？最重要的原因之一是链接 CPU 和外部存储器的总线不支持未对齐的读取。在许多情况下，这就是所谓的前端总线(FSB)。处理器可以为其地址引脚设置任何地址，只有总线，看到请求的地址未对齐，将向处理器返回错误，您的进程将收到一个信号
SIGBUS。实际上，在未对齐的地址从总线请求数据并不是那么简单。在那些允许未对齐读取的 ISA 中，处理器看到这样的访问，将用两个对齐的访问替换它，然后从读取的片段中“粘合”程序员请求的单词[IBM]。
这就是处理器“不喜欢”未对齐读取的地方——它必须做额外的工作，这显然会影响性能。
胎
现在另一个问题 - 为什么总线禁止这样的读取？一个可能的答案是总线正试图通过对齐来增加地址空间。如果我们同意所有读取都应该在 2 N边界上对齐，那么每个请求的地址都将以 N 个零结尾。在这种情况下，我们可能不会将这 N 个零传递给总线，假设它们在那里。从而将地址空间增加 N 位†。
主存储器
此外，我们还记得，除了总线之外，内存本身也参与了读取过程。在大多数情况下，内存被实现为由行和列组成的矩阵[W1]。因此，在内存控制器级别，读取和写入不是逐字节发生，而是逐行发生。通常，此类字符串的大小为 64 位（8 字节）。因此，来自 CPU 在对齐地址的读取请求将需要来自控制器的较少行读取。毕竟，在未对齐读取的情况下，请求单词的一半可以在矩阵的一行上，另一半在另一行上。因此，控制器必须读取这两行，然后从这些片段中正确“粘合”必要的数据。
同样的逻辑也适用于从缓存中读取。高速缓存行通常为 64 字节长 [SO1]。保证在对齐地址处读取只需要访问一个高速缓存行。
顺便说一句，总线有一定的带宽——通常也是64位。由于一次只能从 RAM 读取 64 位，通过对齐访问，我们可以确定一个总线访问就足够了。
此外，禁止未对齐的访问还有另一个好处。想象一下，你有 128 字节的内存，你试图在地址 123 请求 8 字节。看看有什么问题吗？请求的单词内存不足。控制器还必须以某种方式处理这种情况，这会导致额外的昂贵逻辑。禁止未对齐的阅读解决了这个问题。
† [ARM]在 ARM 架构中使用了类似的技巧，但目的略有不同。ARM 架构中有两种不同的指令集——ARM 本身和 Thumb 短指令集。允许您执行条件跳转的指令从寄存器中获取跳转地址。诀窍是每条指令必须在 4 字节边界或 2 字节边界上对齐。因此，地址的最低有效位始终为零。并且指令使用这个低位不是地址的一部分，而是了解将处理器置于哪种模式 - ARM或Thumb。
BXBX‡不幸的是，要找到有关该主题的资料并不容易。如果从处理器方面还是或多或少清楚，那么要找出总线和内存中发生的事情要困难得多。首先，问题在于具体的细节是针对每个熨斗的。显然，应在特定板的数据表中查找详细信息。