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Андрей Солодовников
Asked:2020-01-29 23:17:22 +0000 UTC2020-01-29 23:17:22 +0000 UTC

在 System Verilog 中是否允许在单独的始终块中分配值？

  • 772

我开始学习System Verilog。从我见过的例子来看，在这里你可以做这样的事情：

logic [3:0] a;
always @(posedge reset)
    a <= 0;
always @(posedge clk)
    a <= a + 1'b1;

那些。在不同的 always 块中执行分配。
但是，当我尝试在 Vivado 中合成类似的代码时，我得到一个错误multiple drivers，一般来说，如果我用普通的 Verilog 编写，他们会告诉我同样的事情。

verilog

1 个回答

  1. Best Answer

    好问题

    测试台没有问题而且是合法的，但是你不能合成这段代码来设计真正的硬件。Vivado 工具设计用于在 FPGA 中实现 HDL 代码，因此无法为 FPGA 合成代码。

    在这种情况下，假设有 4 个寄存器用于存储逻辑а。这些寄存器是边沿触发的并且是相同的。您可能知道，模块always中的所有块都是并行执行的。当您使用在always上升沿触发的块中的变量时clk，这意味着用于存储该变量的寄存器在上升沿触发clk。

    在这里，您要告诉 Vivado 同时使用触发寄存器clk和触发寄存器reset。Vivado 不知道该选择哪一个，因此会引发错误。

    如果我们假设它reset是由人手动完成的，并且如果您的设计是同步和同步的（这通常是实际硬件设计中的情况），您可以获得类似的东西（如果您的时钟频率大于10赫兹

    always@(posedge clk)
begin
If(reset)
    a <= 0;
else
    a <= a + 1;
end

    如果上述假设不成立，即使a设置为 4'b0 也可以，只要应用“复位”信号（不仅仅是上升沿），那么：

    reg [3:0] a_clk;

always @(posedge clk)
    a_clk <= a_clk + 1'b1;

assign a = a_clk & (!reset);

    抱歉我的俄语不好，如果您可以编辑和更正我的答案，以便其他俄语使用者可以使用这些知识，那就太好了

    • 0

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