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Andrey Golubev
Asked:2020-05-24 16:05:42 +0000 UTC2020-05-24 16:05:42 +0000 UTC

如何在verilog中制作一个循环？

  • 772

我想编写一个比较 2 个 8 位总线的模块，但我不想编写每个位的手动比较。

如何做一个循环？

verilog

1 个回答

  1. Best Answer
      module my_design;
  integer i;

  initial begin
    // Note that ++ operator does not exist in Verilog !
    for (i = 0; i < 10; i = i + 1) begin
      $display ("Current loop#%0d ", i);
    end
  end

  endmodule

    您还可以在此处查看示例 - https://www.nandland.com/vhdl/examples/example-for-loop.html

    我认为对于您的任务，您可以在没有 for 循环的情况下完成

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