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zeratul314
Asked:2021-11-16 19:32:24 +0800 CST2021-11-16 19:32:24 +0800 CST

Verilog 输入

  • 772

如何在 Verilog 中编写代码，以便 ModelSim 可以得到这三个输入信号（第一个为状态 1 时有第二个信号，第一个为 0 时有第三个信号）？

这就是我所做的。结果，信号结果是相同的：

module fvds;
    reg clk1;

    always begin
        clk1 = 1'b0;
        forever #20000000  clk1 = !clk1;
    end

    reg clk2;

    initial begin
        clk2 = 0;
        #20;
        clk2 = 1;
        #20;
    end
endmodule

在此处输入图像描述

verilog

1 个回答

  1. Best Answer
    `timescale 1us/1us

module tb;
    reg clk = 1;
    always #4000 clk <= !clk; /* 250 Hz */

    reg sin = 0;
    always #20 sin <= !sin && clk; /* 50 kHz */

    reg cos = 0;
    always #20 cos <= !cos && !clk; /* 50 kHz */
endmodule

    仿真产生以下波形：

    在此处输入图像描述

    • 1

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