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问题[verilog]

Martin Hope
zeratul314
Asked: 2021-11-16 19:32:24 +0800 CST
  • 1

如何在 Verilog 中编写代码，以便 ModelSim 可以得到这三个输入信号（第一个为状态 1 时有第二个信号，第一个为 0 时有第三个信号）？

这就是我所做的。结果，信号结果是相同的：

module fvds;
    reg clk1;

    always begin
        clk1 = 1'b0;
        forever #20000000  clk1 = !clk1;
    end

    reg clk2;

    initial begin
        clk2 = 0;
        #20;
        clk2 = 1;
        #20;
    end
endmodule

在此处输入图像描述

verilog
Martin Hope
mamadaliev
Asked: 2020-04-24 19:15:39 +0800 CST
  • 1

大家好！你需要编写一个程序：

数字在 4 位拨动开关上键入，并在 6 个指示器上依次显示。在写使能输入处设置“1”后记录键入的字符。

1. 状态 S0 是初始状态。
2. 状态 S1 - 等待输入。保持时间 4 个周期。输出状态 U。
3. 接下来，自动机进入输入状态 S2。输出状态 In。输入状态的保持时间为 2 个周期。
4、机器切换到输出状态S3，如果没有收到权限则输出“_”，当收到输入权限时，显示输入的数字。输出状态的保持时间为 3 个周期。从输出状态，自动机再次切换到等待输入。串行输出可以使用解复用器进行组织。

如何在 Verilog 中编写这样的程序？
提前致谢。

verilog
Martin Hope
Андрей Солодовников
Asked: 2020-01-29 23:17:22 +0800 CST
  • 1

我开始学习System Verilog。从我见过的例子来看，在这里你可以做这样的事情：

logic [3:0] a;
always @(posedge reset)
    a <= 0;
always @(posedge clk)
    a <= a + 1'b1;

那些。在不同的 always 块中执行分配。
但是，当我尝试在 Vivado 中合成类似的代码时，我得到一个错误multiple drivers，一般来说，如果我用普通的 Verilog 编写，他们会告诉我同样的事情。

verilog